2．2 M0子模块电路设计
图3为内总线接口子模块(M0)差模电感器系统框图，W8051是与8051单片机兼容的IP软核，它通过工作在方式2下的8051串行口实现雷达内总线M0主控器功能，分别为W8051扩展了4 KB的程序ROM和256 B的RAM，同时扩展了4 KB的双口RAM2并挂接在Multibus上，以实现与主控计算机的数据交换。主控计算机通过一个I／O(INT)来中断W8051，整个M0控制系统均在FPGA内部实现，软件在这个独立的计算机系统上实现自定义的功率电感M0内总线通信协议，以完成主控计算机与内总线上雷达其他从设备(如发射机、接收机等)的可靠通讯。
2．3 TVJ子模块电路设计
TVJ功能块的核心是基于FPGA的硬处理器核PowerPC 405，PowerPC 405是专门为嵌入式应用而设计的高性能32位PowerPC系列处理器芯核，对于Virtex-ⅡPro系列FPGA，其实现型号为PowerPC405D5，其内核的结构主要包括1个5级流水线单元，1个虚拟存储器管理单元，1个指令和数据独立的Cache单元，1个调试口和3个可编程计数器，片内总线遵循PLB(Processor Local Bus)标准，PLB是一种高性能的同步总线，用于连接处理器和高速外设，提供分离的32位地址总线和64位数据总线。通过PLB总线接口实现对视频RAM、彩色查找表LUT、32位计数器、UART和双口RAM3的扩展，在双口RAM一体电感3的另一端实现了与Multibus的存储器接口及双向中断功能，视频RAM分为A、B两块，共4 MB，显示分辨率为575×575×16 b，通过PLB总线和多路切换电路可以对它们进行读／写，同时视频RAM的内容经读取控制电路读出后经彩色查找表变换为一体成型电感24位真彩色数字视频再经过D／A变换和运放的驱动输出模拟视频信号。通过PLB总线可以随时设置彩色查找表LUT的内容以实时地进行多种分层叠加彩色显示方式的切换。视频时序发生电路产生符合PAL制式的同步／消隐信号，当有外部同步信号输入时，外同步检测电路可自动识别出来并与外部的锁相环(PLL)配合，产生与外同步信号完全一致的视频时序信号，保证最后输出的模拟视频与其完全同步。除去视频RAM，PLL，D／A、和运放电路外，整个PowerPC 405系统和显示控制的时序、逻辑电路及彩色查找表等都在FPGA内部实现。如图4所示。
2．4 TVJ子模块视频控制电路设计
视频控制电路是TVJ子模块的关键电路，它包括PLB总线接口、VRAM切换控制电路、视频时序发生器、VRAM地址发生器、彩色查找表和控制／状态寄存器，如图5所示。
PLB总线接口主要完成视频控制电路与系统PLB总线的符合IBM CoreConnect总线规范的无缝接口电路。VRAM切换控制电路完成系统对两块显存读／写控制的交替切换。PLB_EMC是Xilinx嵌入式开发套件EDK自带的PLB总线外部存储器控制接口IP。VRAM_A和VRAM_B都是存储视频图像数据的显存，切换控制电路在任意时刻总是将1块显存挂接在PLB_EMC接口上，而从另一块显存读出视频图像数据经过调色板变换后输出给D ／A产生要显示的彩色图像信号。修改显示画面时CPU通过PLB总线先对挂接在PLB_EMC接口上的VRAM_A进行改写，同时用VRAM_B读出的数据来完成显示，然后通过设置控制寄存器切换到另一状态，再用VRAM_A完成显示，而对VRAM_B改写以使两块显存数据保持相同，这样系统读／写显存时就不会影响显示了，同时VRAM切换控制电路可以设置为只对高8位、只对低8位和对16位这3种显存存取方式，模压电感以此来实现显存的快速存取和背景叠加显示功能。
PAL视频时序发生器产生显示所需的时钟、行场同步和消隐信号，提供给VRAM地址发生器子模块，用于形成寻址外部显存的地址。将FPGA内部的存储器资源例化为一个128 K×4 b的ROM，然后将1帧时间长度(40 ms)的信号设计成．coe格式文件作为ROM的初始化数据。
VRAM地址发生器就是根据PAL视频时序发生器给出的行、场同步和消隐信号来产生读显存需要的地址，并与PAL制式信号时序同步。
彩色查找表的功能是将从显存读出的视频图像数据经过查表处理后形成24位RGB彩色数字视频提供给D／A变换输出到显示器显示。查找表共512个单元，将其分为两部分，0～255为第一个表，256～511为第二个表，显存输出的数字视频要么通过第一个表，要么通过第二个表来转换，不能同时，当数字视频高8位为全0时，将使用低8位去索引第一张表，当高8位不为全0时，将使用高8位去索引第二张表，这样系统可以由软件来灵活地设置修改彩色查找表的内容从而实现多种分层和叠加的彩色显示方式。
扁平线圈电感制造厂
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