前言

近年来，数据的大规模传输要求变得越来越普及。担任这些大量数据处理芯片的标准接口（Interface）基本上都采用的是高速差分串行传输共模电感器方式。

高速串行数据传送方式有以下的一些特征：

● 数Gbps的传送数电感生产率

● 由于是高速传送，信号振幅较小，为数百mV程度

● 小振幅的信号传送时，为了减小噪声的影响，都采用的是差分传送方式

● 对各信号通道间的相位同步没有严格要求

近年来对芯片的高速数据处理的要求，使得许多芯片内部都已经搭载了高速IF的功能。但是，也正是由于它的高速性能造成芯片的测试变得非常的困难。对这类高速IF芯片的初期评价阶段，一般采用的是多种计测器的综合评价。但是针对多管脚的高速IF芯片，单纯利用计测器的测定，会面对许多问题。

T6683+5G Option

为了实现精确的高速差分串行信号测试，我们开发了可以对应最大5Gbps差分信号的ATE用高速测试选件。这次开发的可以提供最大5Gbps的高速专用PE（图1），内藏于ATE系统中，其包括：64个高速输入专用通道+ 64个高速输出专用通道的Dr·Cp（驱动·比较）以及10：1的MUX/DEMUX。采用的ATE系统为爱德万测试的高速SoC测试系统T6683。T6683拥有1024个IO通道以外，还有1024个输出专用通道。与前面介绍的由计测器组成的测试系统比较起来，可以容易地控制系统时序的同步。另外，也可以容易地对通道间的个别相位进行调整。 表1列出了5G选件的主要技术式样。

个别特殊测试要求对应XDR

5G选件采用的是10：1MUX，也可以设定为8：1。由于XDR的Idling状态时的差分输出的Pos/Neg两方电压需要固定为同一值上，5G选件的Pos/Neg的两输出电压可以根据需要严格地固定在同一电压值。这个电压控制是由8:1模式时没有用到的另外2个Bit来进行。

高速测试系统的基本技术

对于超过数Gbps的信号处理，高速信号专用芯片技术、高速信号传送技术等非常重要。近年来芯片的设计/制造技术的发展使得芯片本身对高速信号的处理性能有了很大的提高，因此从芯片将高速信号输出后的传送问题成为了高速信号处理的重点。如何能够把GHz的高速信号，以最小Jitter及最小衰减的性能在与芯片之间传送/接收是要面对的最重要的课题。在下面我们要针对高速测试系统必要的基础要素技术进行探讨。

（1）时钟（Timing）发生

（2）测试系统PE到被测芯片之间的高速信号传送

时钟（Timing）的发生

向量（Pattern）发生器发生时钟时，其实现方法有示于图2的使用Variable Delay的方法和使用PLL来发生的2种模式。一般半导体测试系统采用的是VariableDelay方式，计测器等脉冲发生器等处于高速及低Jitter的要求，采用的是PLL方式。图3是由采用Variable Delay方式，利用T6683发生的500MHz信号的XOR方式合成的5Gbps数据的波形。各通道的输出Delay已经经过最适化的调整，但是还是可以看到XOR的输入Jitter没有任何改善显现在输出波形中，单纯这样的波形是不能适用于数GHz的高速信号传输。

因此我们采用的是如图4所示的低速时钟发生采用Variable Delay方式，高速部采用与低速部保持同步的PLL方式。另外，Jitter Reduce电路的嵌入也可以使得高速部的向量（Pattern）发生尽可能的不受到低速部的Jitter误差的影响。

从PE到被测芯片（DUT）的高速信号传塑封电感送

在实际测0805电感试中，从ATE的Driver端到被测芯片（DUT）的信号传送过程，会遇到如图6-1所示的Pin-Relay、传输线路（同轴线）、接线端子、印刷线路等各影响高频信号衰减的问题。图6-2是一般的1GHz信号用线路的传输特性，当用它来传输更高频率的信号时，我们可以看到在2.5GHz开始就会造成较大的衰减损失。这个衰减如果是超过10dB以上的话，是很难进行正确补偿的。因此为扁平线圈电感制造厂

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