因此，可以使用现场可编程门阵列（即FPGA）作为主控制器，通过片上系统设计，实现数据的高速传输和对FLASH存储阵列的数据存储。
3 嵌入式高速固态存储器的设计实现
3.1 硬件设计
存储器的硬件部分可以由8片NAND FLASH器件共同构成，对其存储容量和速度进行相应的扩展，组成64位DDR接口界面，并且形成一组FLASH块，接入FPGA。同时，可以将64片 NAND FLASH器件等分成8个部分，之后分别接人FPGA中，为数据的存储和传输提供4种接口形式，扩展其使用范围。可以在设备上串行高级技术附件，以及USB接口，用于计算机的访问和连接。存储器上的网络接口可以用来与网络进行连接，实现对数据的管理和远程处理。
3.2 FPGA设计
FPGA系统对于数据的要求较高，必须可以进行高速数据率的连续访问，而对于数据管理和整片存储器的擦除速度要求较低，因此，在设计时，可以优先考虑连续访问速度，文件管理和擦除可以低速进行。体现在对FLASH的操作中，即通过电路实现FLASH页面的读写功能，通过片上处理器，运用相应的软件程序，实现文件管理、块擦除、格式化等功能。
在嵌入式高速固态存储器设计实现后，为了保证其功能和使用效果，还需要对存储器的相关性能进行分析。本文通过相应的方法，以 MT29F256G08AUAAA器件为例，对存储器的速度和容量进行分析，以确保存储器的正常使用。假设存储器在读取数据时，每页数据的读取时间为 35，对每页数据进行处理和编程的时间为350，接口处的数据传输速度为400M/s。由于使用DDR进行操作，假定数据选取时间为5ns，每页数据总量为8640字节，包含连续区的8192字节和离散区的448字节。
首先，对存储速度进行分析。在对NAND FLASH进行操作时，其操作一般可以分为两个部分，即片内缓冲区数据访问部分，以及页面编程部分。缓冲区数据访问需要的时间为：8640字节 /400MT/s=2106。在对数据进行读取操作时，以35为最大处理时间，采用乒乓切换的方式进行外部缓冲，则64片系统的数据读取速度为8640字节/35 x64=15GB。而在进行数据的写操作时，同样以35为最大读取时间，使用乒乓切换的方式进行外部缓冲，因而在对数据进行读取操作时，最大处理时间为 350，则64片系统的数据读速度为8640字节/350x64=1.5GB。扁平线圈电感制造厂
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