FPGA用于对FIFO的读／写时序与逻辑控制。FIFO的写时序信号由TMS320C6416的EMIF外部总线产生。通过DMA方式将视频数据写入FIFO缓存器中，再通过DAC输出视频编码器将YUV422格式的数字信电感器生产号转换成SVGA格式的RGB信号格式，并将它输出到显示器上。输出VGA分辨率为800×600(SVGA制)，但在TMS320C6416存储器中的像素格式为RGB565。每个像素存储在16位的存储器中，其SVGA输出像素格式的存储方式如下：

2 视频采集系统接口软件设计
TMS320C6416上电后进行初始化，即对状态寄存器STO、STl，处理器模式控制寄存器PMST和时钟模式寄存器CLKMD等进行适当的配置。 TMS320C6416内部的boot程序按照外部中断或者通用I／O接口的设置，将Flash中的程序读到TMS320C6416内部的RAM中，并运行程序；然后通过它的McBSP多通道缓冲口，将控制字写入TMS320F2812的寄存器中，从而设置其工作模式。TMS320C6416开始启动采集数据，并从sDRAM中读取数据，随后进行视频信号处理。CPLD会对同步分离电路LMl881输出的各种视频信号进行判断与控制。当CPLD产生SDRAM的地址写选通信号后，会将一帧数据写入SDRAM；然后发中断信号给TMS320C6416，以通知TMS320C6416可以读取数据，并进行数据压缩、编码、校正、滤波、分割与特征提取等；同时写入到IDE硬盘中，并送显示器进行显示。
摄像头输出2路复合模拟电感生产视频信号：一路送给钳位电路进行放大，然后输出到TMS320F2812进行A／D转换，输出需要的YUV422数字视频信号。由CPLD对它进行逻辑与时序控制，TMS320F2812通过系统外部接口将数据传送给TMS320C6416进行图像处理并显示。另一路经过LMl881同步分离电路输出模拟视频行、场同步信号。再通过CPLD产生YUV422数字视频信号，并逐帧存入SDRAMA和SDRAMB中。SDRAMA和SDRAMB的地址写时序信号由行、场视频信号产生。其读信号由DSP的EMIF控制信号产生。当CPLD向SDRAMA写入一帧图像数据时，发中断信号给TMS320C6416。 TMS320C6416将从SDRAMB读取一帧图像数据，同时写入IDE硬盘中，并且送显示器显示。当SDRAMA存一体电感器满图像且SDRAMB中的图像数据被读完时，CPLD进行读／写地址信号切换。这样，CPLD将向SDRAMB存入图像数据，而DSP将从SDRAMA中读取图像数据。如此循环，可以提高图像的存储／读取速度，以及实现实时图像处理与显示的效果。视频采集流程如图4所示。

2．1 TMS320F2812 ADC模块初始化设计
本系统可以对TMS320F2812的ADC模块进行编程，即对ADC模块中的寄存器及工作模式进行初始化配置，并且可以实现升级来提高采集的精确度和速度。ADC模块中有16个输入通道口，包括8个A口和8个B口。2个通道口可以级连工作，此时16个通道由排序器SEQ控制和管理。模块中有2个多路选择开关，用来选择8个通道中的任何一个通道进行A／D转换。如果排序器转换完成，就将所转换的通道的值存储到相应的ADCRE-SUT寄存器中。TMS320F2812中的ADC内部含有2个采样保持(S／H)的12位ADC核心。ADC的采样率为12．5 Msps，即能实现80 ns采样一次。在自动排序模式下，允许对同个通道口进行多次采样与A／D转换，即能进行过采样算法的A／D转换。与传统单次转换相比较，具有采样和转换精度高的优点。其A／D转换工作流程如图5所示。

2．2 TMS320C6416与显示接口软件设计
TMS320C6416与显示接口流程如图6所示。其中，DAC编码的作用是，将数据转换为PAL或NTSC格式。

3 实验仿真结果
本文给出了Quartus II软件下，TMS320C6416将数据传送给数据缓冲器FIFO的时序仿真图。仿真结果清晰明了，有利于整个系统的数据分析与处理。其中，包括时钟信号clock、数据写脉冲信号wrreq、数据读脉冲信号rdreq、数据清空信号reset耦合电感器、数据输入信号datain、数据输出信号dataout，以及数据满信号full和数据空信号empty。仿真结果如图7所示。扁平线圈电感制造厂

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