*Cyclone FPGA，包括Nios软核CPU、操作系统使用的定时器、网络协议栈使用的定时器、CPU同外围设备的接口；
*EPCS4，用来在上电时对FPGA进行配置；
*Flash，主要用来存放软件代码以及一些需要保存的参数；
*SRAM，用来在系统运行时的代码和数据存储；
*8位A/D，用来采集输入信号；
*网络接口芯片；
*LED（3个），用来指示系统运行状态。
整个系统的结构如图1所示。
对于一个嵌入式Internet系统来说，网络接口是硬件设计的关键，本系统中采用Smsc公司的LAN91C111芯片作为网络接口。该器件是一个以太网控制器，实现了网络七层协议栈中的传输层和MAC层的功能。另外，它具有10/100M自适应、双工/半工自适应等功能，有很好的网络兼容性。
（2）CPU同A/D接口的设计
CPU同A/D接口设计使用的是QuartusII软件。它是Altera公司的第4代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。
需要指出的是，从开发的周期和系统的稳定性考虑，在本设计中除了A/D之外的其余器件均采用Altera公司推荐使用的器件。在SOPC Builder中包含了这些器件间Nios CPU的接口，所以只需要对CPU同A/D的接口进行设计。
为了实现数据采集频率的动态控制，以及使网络部分有更多的CPU使用时间，在CPU同A/D的接口部分，除了必要的与CPU进行交互的部分外，还包括用可控制计数器实现的整数倍分频电路两个轮换使用的数据缓存RAM。
该部分的结构如图2所示，分频电路的输出时钟信号频率范围是1MHz～1Hz。双RAM缓冲有两个输入时钟：读时钟和写时钟。读时钟信号为50MHz，远高于写时钟信号。这种缓存RAM读写频率不同的设计，可以显著减小低速外围设备对CPU的占用时间。CPU通过对状态和控制寄存器的读写，实现对本部分的控制。考虑到系统的可扩展性，同A/D相连的数据线宽度为32位，方便今后扩展，最多可以4个8位A/D并行工作。另外，本部分在单个RAM缓存存满时，是以中断的方式通知CPU。扁平线圈电感制造厂
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